是的，在“alaways”模块内被赋值的每一个信号都必须定义成reg型
module 1always @ (clk)a <= data;b <= a; 这个要改成如下的always @ (clk)begina <= data;b <= a;end 这样就一样了，不信可以看RTL图，如果解决问题了，请给个采纳呀，满意请采纳。
