verilog中assign a= |b与assign a=b 的区别(就多了一个位或符)

2025-03-24 16:10:38
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回答1:

a= |b举例说明:
wire a;
wire [3:0] b;
assign a= |b;相当于a=b[3] || b[2] || b[1] || b[0];

a= b举例说明:
wire [3:0] a;
wire [3:0] b;
assign a= b;相当于a[3:0]=b[3:0];