前面的你就自己写了 我就写关键的地方
reg [25:0] cnt; //cnt为计数寄存器
always @(posedge clk or negedge rst_n) //这里的clk为50M时钟输入
if(!rst_n) cnt<=26'd0;
else if(cnt==26'd) cnt<=26'd0;
else cnt<=cnt+1'b1;
对verilog 我也不是很熟 我想的话 应该是这样写的 如果有错 还请指教
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