首页
13问答网
>
verilog的阻塞赋值和非阻塞赋值的区别就是差一个时钟周期吗？那这样也基本没有区别啊，何必整两个概念呢
verilog的阻塞赋值和非阻塞赋值的区别就是差一个时钟周期吗？那这样也基本没有区别啊，何必整两个概念呢
2025-04-07 02:37:06
推荐回答（1个）
回答1：
一个是时序逻辑电路，一个是组合逻辑电路。Verilog是为仿真设计的语言，并不是为综合设计的。
相关问答
最新问答
马克笔手绘 用铅笔打完稿直接用马克笔上色啊 还是用针管笔描一遍线稿 或者是说直接用彩铅 一脸萌比
对于数码管来说，共阴和共阳接法有什么区别？
k903的12车厢91号在那个位置？
郑州旧书批发市场哪里有？？
康佳电视恢复出厂设置后怎么操作
在澳大利亚注册公司的流程和注意事项概述？
长虹电视PF29118无伴音，不是完全`无伴音，而是伴音很低
恋爱时男孩子对女友说“你已经麻木了”，是什么意思呢？
vivoz5i忘记开锁密码怎么办？
南粤银行转帐到广州农行多久到帐?
