求教VHDL代码详细注释

Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Use ieee.std_logic_arith.all;
Entity fdiv is -- 定义实体 ，名字是fdiv
generic(N: integer:=5); --rate=N，N是奇数
port(
clkin: IN std_logic; --clkin 时钟输入 数据类型为标准逻辑型
clkout: OUT std_logic --clkout 输出 数据类型为标准逻辑型
);
End fdiv; -- 实体结束
architecture a of fdiv is -- 定义结构体 结构体名字是a
signal cnt1, cnt2: integer range 0 to N-1; --定义两个中间信号 cnt1,cit2计数的 类型是整型的，范围从0到N-1，这里N为5
begin
process(clkin) -- 定义一个时钟进程
begin
if(clkin'event and clkin='1')then --上升沿计数
if(cnt1 cnt1 <= cnt1+1; --cnt1就加1
else
cnt1 <= 0; --超过N-1计数清零
end if;
end if;
end process;
process(clkin) --又是一个时钟进程
begin
if(clkin'event and clkin='0')then --下降沿计数，和上面cnt1一样
if(cnt2 cnt2 <= cnt2+1;
else
cnt2 <= 0;
end if;
end if;
end process;

clkout <= '1' when cnt1<(N-1)/2 or cnt2<(N-1)/2 --用cnt1和cnt2控制输出时钟的电平
else '0';
end a;