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数字逻辑电路朱强课后答案，谢谢大家了
数字逻辑电路朱强课后答案，谢谢大家了
2025-04-28 05:12:28
推荐回答（1个）
回答1：
1.错，触发器有时钟输入端，属时序逻辑电路。 2.错，触发器有两个稳定状态，输出是 Q 与 Q'（非Q）。 3.对，或非门组成的基本RS触发器是高电平有效，输入端RD和SD可以同时为0。
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