verilog编程里，阻塞赋值与非阻塞赋值在如何根据情况应用？

2025-02-23 14:14:04

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回答1：

（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构
（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构
要使综合前仿真和综合后仿真一致就一定要这么做。
实际应用上，我比较喜欢用非阻塞赋值。如果用了非阻塞赋值，很多竞争冒险，那就用异步复位法

回答2：

阻塞赋值语句可以简单描述为，在一个always块中，语句按照从上到下的顺序执行；
非阻塞赋值语句简述为：在一个always 块中，语句是并行执行的；
一般情况下，有：
1)、组合逻辑使用阻塞语句、时序逻辑使用非阻塞语句；

2)、在同一个模块里，同一个变量不能既有阻塞赋值，又有非阻塞赋值

特别是在时序电路中，我们一般都用非阻塞赋值的，这也就是你所说经常能看到的原因，还有个好处就是不用去关注always块内的语句顺序，不容易出错，而阻塞就很有可能出现意想不到的结果。