数据选择器的实验报告

1、 新建工程，取名为mux8_1
2、 新建设计文件，选择File|New,在New对话框中选择Device Desgin Files下的Verilog File,单击OK，完成新建设计文件。
3、 输入源文件，程序如下：
module mux8_1(DOUT,A,D0,D1,D2,D3,D4,D5,D6,D7,CS);

input [2:0] A;//定义输入信号
wire [2:0] A;//定义内部结点信号数据类型
input D0;
input D1;
input D2;
input D3;
input D4;
input D5;
input D6;
input D7;
input CS;
wire CS;
output DOUT;//定义输出信号
reg DOUT;
always @(CS or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7) //过程块结构，以下是逻辑功能描述部分
begin
if (CS==1)
DOUT<=0;
else
case(A) //输入，输出对应的情况，即为行为描述语句
3'b000 : DOUT = D0;
3'b001 : DOUT = D1;
3'b010 : DOUT = D2;
3'b011 : DOUT = D3;
3'b100 : DOUT = D4;
3'b101 : DOUT = D5;
3'b110 : DOUT = D6;
3'b111 : DOUT = D7;
default : DOUT = 1;
endcase
end
endmodule//结尾语句
4、 为设计源码生成图形设计文件，在Quartus11中点击File菜单，在Create/Update中点击Create Symbol file for Current file,这时Quartus11会检查verilog源码是否有错误，没有错误的话就会为这个设计源码生成一个带外围接口的图形。
5、 在Quartus11新建图形设计文件，点击File菜单下的New,选择Block Diagram/Schematic File,点击OK。

在新建的图形设计文件中看到有很多小点，在随意的一个地方双击鼠标左键，会弹出，打开Project会出现一个Mux8_1,在右侧栏同时会显示它的顶层图形，这个图形就是在第4步，Quartus11为源码生成的图形文件，点击OK，用鼠标把图形符号拖动到刚才新建的带小点的文件中，从这个图形符号可以看出，VHDL源码中port部分全部显示出来，左边的是输入接口，右侧的是输出接口。现在需要做的是把这些输入和输出接口与FPGA片外的管脚连接在一起，首先要把这些输入输出接口从FPGA片内引出来。还是在空白处双击鼠标左键，弹出界面，在Name框里输入input,会出现input引脚的界面，点击OK把input引脚添加到图形设计中，采用同样方法添加其它9个input和output引脚。连接mux8_1的外围接口和input引脚。按住鼠标左键，从input引脚的末端拖动出一条线直到mux8_1对应的信号，每个引脚都是同样操作，完成后，其中A【2：0】用粗线说明它是2bit以上的信号，然后双击input引脚修改名称。

一把数据整理成为并行条件。二 把预设的数据由存储器发送到异或门的一侧。三 两路数据在异或门做比较，根据异或门的输出指示数据的调整方向。