您可以用VERILOG描述一个计数器来分频实现的。不过会有一些JITTER。一般不推荐，但您的频率低，是可以这样的。亦可以直接调用FPGA内部的PLL 或者DLL来实现的。这样时钟质量会更好一些。
外部时钟从FPGA的PLL时钟脚引入，然后接入通过逻辑编写20分频模块的输入端，将分频模块的输出端引出，就可以实现1MHz的时钟输出。
