verilog hdl编程疑问,要求写一个模块,输入端送来一个30位的数据,要求1个时钟读取1位并输出

请问怎么办?
2025-02-25 15:19:52
推荐回答(2个)
回答1:

如果输入只有一路的话,输出频率至少是输入的30倍,那么可以用30个fifo,轮流读取他们,从而每个时钟输出一位。
要是往外面发得话,可以用serdes,但是serdes也没有30位的。

回答2:

对别的没要求么?没有的话可以用输入端30倍时钟采样,然后串化输出。