怎样在verilog模块中调用vhdl参数包

类似verilog2001标准的parameter方式，比如：
DDR3_IO_Layer#
(
.C3_P0_MASK_SIZE(C3_P0_MASK_SIZE),
.C3_P0_DATA_PORT_SIZE(C3_P0_DATA_PORT_SIZE)
)//这里是parameter段
io (
.i_rst(~c3_calib_done),
.c_cmd_clk(c3_clk0),
.o_cmd_en(c3_p0_cmd_en),
.o_cmd_instr(c3_p0_cmd_instr),
.o_cmd_bl(c3_p0_cmd_bl),
.o_cmd_byte_addr(c3_p0_cmd_byte_addr),
.c_wr_clk(c3_clk0),
.o_wr_en(c3_p0_wr_en),
.o_wr_mask(c3_p0_wr_mask),
.o_wr_data(c3_p0_wr_data),
.i_wr_full(c3_p0_wr_full),
.i_wr_empty(c3_p0_wr_empty),
.i_wr_count(c3_p0_wr_count),
.i_wr_underrun(c3_p0_wr_underrun),
.i_wr_error(c3_p0_wr_error),
.i_data_in(data_in),
.i_data_vld(data_vld),
.c_rd_clk(c3_clk0),
.o_rd_en(c3_p0_rd_en),
.i_rd_data(c3_p0_rd_data),
.i_rd_full(c3_p0_rd_full),
.i_rd_empty(c3_p0_rd_empty),
.i_rd_count(c3_p0_rd_count),
.i_rd_overflow(c3_p0_rd_overflow),
.i_rd_error(c3_p0_rd_error)
);