字面意思理解，所谓约束，就是加上一些条，说白了就是通过时序约束对逻辑综合器提出你的要求，然后综合器根据要求进行布局布线。fpga中的延时主要有门延时和走线延时（传输延时），布局布线时fpga中的逻辑资源和布线资源分布是随机的，从一个寄存器到另一个寄存器可以选择的路径有很多条，延时有长有短，因此需要告诉逻辑综合器你设计中某条路径允许多大的时延，从而让综合器选择合适的布线来保证这个时延。综合器会根据约束对一些时序要求比较高的路径进行优化，要求低的布线时可以绕一下远路。
合理时序约束可以提高fpga的最大工作频率，另外，根据静态时序分析可以看设计是否达到要求。
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