首页
13问答网
>
verilog ISE平台下问题
verilog ISE平台下问题
2025-02-26 00:36:26
推荐回答（1个）
回答1：
dout只声明为output是属于wire型的，只能用于组合逻辑，你此处用于时序逻辑应该同时声明为reg型，如下：output reg [7:0] dout
相关问答
最新问答
谁知道江西省抚州市乐安县今年招多少老师啊？
男人杀100级卓越地宫要强混多少和忽视抗混多少？
熟炒猪里脊肉的家常做法大全怎么做好吃视频
设置的是全屏，但打开不是全屏是什么原因，就腾讯视频不是全屏，其他的都是全屏，
微信公众平台字体怎么改
租个门面做生意，都谈妥了，只是租我门面的也是租的人家的，叫他把房东约出来谈谈，他告诉我说房东不管事
A和B打架 B先动手A跑了 B报警了 我想知道如果A进去大概会怎样
2016暑期中央音乐学院钢琴业余考级报名时间？考试时间？
叛逆的鲁鲁修剧场版什么时候有吖？
到2050年，中国，印度，印尼，美国，巴西预计人口分别有多少
