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[verilog]利用10M的时钟，设计一个单周期形状的周期波形。为什么报错，高手请进！！
[verilog]利用10M的时钟，设计一个单周期形状的周期波形。为什么报错，高手请进！！
2025-03-03 18:45:14
推荐回答（2个）
回答1：
reg [8:0]count后面要加分号
同步逻辑要用非阻塞赋值（=改为<=）
回答2：
wave和count的赋值符号都修改为<=
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