Verilog程序 编译没什么问题 但是 仿真出来的是红线 谁能帮我仿真一下 或者找下原因

2025-03-01 13:24:08
推荐回答(2个)
回答1:

没设初始值,仿真和下板测试不同,电路上每次上电都会对寄存器清零,但仿真中如果不设置初始值的话就是红线(未知值),位置值加1还是位置值···所以对于计数器来说需要有个确定的初始值。
initial赋值 或 rst复位都可以

回答2:

key_edge = 01 & 10 ;一直是00,
导致mode信号一直不反转,保持0电平,所以选择输出p_out_r。
仿真没问题,是tb测试向量不准确测不到别的状态而已,检查下tb吧