求将一段VHDL语言翻译成 Verilog HDL语言！ 非常感谢！

网上有VHDL转verilog的软件，你百度搜下自己可以下个。可以给你一些参考吧。
下列是我翻译的代码：

module FSKJT(
       CLK
      ,START
      ,X
      ,Y
  );
input       CLK;
input       START;
input       X;
output reg    Y;

reg[11:0]   Q;
reg         XX;
reg[5:0]    M;

always @(posedge CLK) begin
  XX <= X;
  if(START == 1'b0)begin
    Q <= 12'd0;
  end 
  else if(Q == 12'd11)begin
    Q <= 12'd0;
  end
  else begin
    Q <= Q + 1'b1;
  end
end


always @(posedge XX) begin
  M <= M + 1;
  if(Q == 12'd11)begin
  	M <= 'd0;
  end
  else if(Q == 12'd10) begin
    if(M<='d3) begin
      Y <= 0;
    end
    else begin
      Y <= 1;
    end
  end
end

endmodule

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