求问关于VHDL语言的问题

library　ieee；use　ieee．std＿logic＿1164．all；use　ieee．std＿logic＿unsigned．all；entity　COUNT　isport（clk6406reset：in　std＿logic；　　　　　　　　　result：out　std＿logic＿vector（3　downto　0））；end　entity；architecture　art　of　count　isbegin　　process（clkimreset）　　variable　data：std＿logic＿vector（3　downto　0）；　　　begin　　　　　　if　reset＝＆＃39；1＆＃39；　then　　　　　　　　data：＝＆quot；0000＆quot；；　　　　　elsif　clk＆＃39；event　and　clk＝＆＃39；1＆＃39；　then　　　　　　　　if　data＝＆quot；1001＆quot；　then　　　　　　　　　　　data：＝＆quot；0000＆quot；；　　　　　　　else　data：＝data＋1；　　　　　　　end　if；　　　　　　end　if；　　　　　result＆lt；＝data；　　end　process；end　art；

TYPE u32 IS RANGE 4294967295 DOWNTO 0;
TYPE A8 IS ARRAY (7 DOWNTO 0) OF u32;
TYPE A4 IS ARRAY (3 DOWNTO 0) OF u32;
TYPE ECRYPT_ctx IS RECORD
state: A8;
carry: A8;
filfer: A8;
init: A4;
EDN RECORD;