Xilinx ISE 13.1综合提示错误什么原因？

2025-04-24 14:06:59

推荐回答（5个）

回答1：

Error (10759): Verilog HDL error at count_8.v(6): object dout declared in a list of port declarations cannot be redeclared within the module body

这是quartus给出的解释，就是说port是不能被重新定义或声明的。可以向这样改：

也可以在定义port的时候在写成：output reg [7:0] dout,然后把出问题的那句删掉。

回答2：

xilinx的错误提示是有超链接的，点进去可以看到xilinx的官方解决方案代码。

回答3：

改成这样的
module counter(
input clk,
input reset,
output reg [7:0] dout
);

回答4：

output [7:0] dout - output reg [7:0] dout，

reg [7:0] dout; - 删除

回答5：

请删除 reg [7:0] dout; 这一句然后试试