用verilog实现的8-3优先编码器,为什么仿真的数据跟我写的测试数据不同,谢谢,在线等

2025-02-26 03:57:18
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回答1:

testbench中
未加`timescale 1ns / 1ps

而且a = 00000001;也不对,没指示位宽
应该是 a = 8‘b00000001; 其他赋值类同;

还有个问题就是后面的#200,没有在#200后加分号