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verilog FPGA有条件模块调用的问题，急！
verilog FPGA有条件模块调用的问题，急！
2024-12-04 19:29:24
推荐回答（1个）
回答1：
你用always(*)，别用always @(select, data1_in, data2_in)，你的add_out都没在敏感列表里，怎么能输出
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