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FPGA verilog 同一个变量可以同时被定义成两个类型？
FPGA verilog 同一个变量可以同时被定义成两个类型？
2025-04-27 14:51:50
推荐回答（1个）
回答1：
同一个变量不可以同时定义为两个类型。
对于你的程序，a1, a2为输入信号，b1, b2, c1, c2为输出信号，在不做特殊说明情况下，信号是wire类型，如果需要中间赋值或运算，需声明成reg类型
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