step1：在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。 step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。 step3：在目录：\quartus\eda\sim_lib找到你...
使用用examime命令
