如何快速学习VHDL语言

VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。
从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。
目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。
从标准来看，Verilog是CADENCE公司发表的一门硬件编程语言，目前也被列为IEEE的标准之一，而VHDL语言是美国国防部资助下创始的，同时也是IEEE指定为规范的第一种硬件描述语言。

二者没有好坏之分，看看你周围的人或者将来的工作需求上那种用的更广泛，就是用那种语言好了:）。

VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。
从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。
目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。
从标准来看，Verilog是CADENCE公司发表的一门硬件编程语言，目前也被列为IEEE的标准之一，而VHDL语言是美国国防部资助下创始的，同时也是IEEE指定为规范的第一种硬件描述语言。

二者没有好坏之分，看看你周围的人或者将来的工作需求上那种用的更广泛，就是用那种语言好了：）

希望能对你有帮助～