用IF语句编写3-8译码器 谢了

3-8译码器，用VHDL语言写的，感觉用case 语句比IF 更易表达
1ibrary ieee ；

use ieee.std-logic-1164.all；

entity eda i s

port(

a，b，c：in std-logic；

d ：out std-logic-vector （7 downto 0）

) ；

end eda；

architecture behaviour of eda is

begin

case (c，b ，a) is

when “000”＝＞d＜＝“0000000l”；

when “00l”＝＞d＜＝“00000010”；

when “0l0”＝＞d＜＝“00000100”；

when “011”＝＞d＜＝“0000l000”；

when “l00”＝＞d＜＝“000l0000”；

when “l0l”＝＞d＜＝“00l00000”；

when “l10”＝＞d＜＝“01000000”；

when others ＝＞d＜＝“10000000”； end case；

end behaviour；

就是二进制转十进制呀。
=BIN2DEC(A1)
可能要加工具加载宏里的分析工具库加上