verilog中，对一个模块的多次调用，比如前一个调用还没有结束的情况下，就再次调用，后者是否会覆盖前者？

2025-02-22 22:41:02

推荐回答（3个）

回答1：

Verilog中的模块都是电路，只能称之为例化，不能称之为调用。如果你需要重复例化多个同样的模块，可以使用generate for语句：
generate
genvar i;
for (i=0;i begin : inst_gen
....
end
endgenerate

回答2：

你的功能用C语言比较合适。在Verilog中所以模块都是电路，并行处理所有信号，当然状态机可以调整信号时序，但不如CPU的顺序执行方便。

回答3：

你可以去了解一下pipeline的原理，把你的模块分为多级去处理。