为什么VHDL语言实体定义了三个个输入端口,两个输出,生成的器件图怎么少了两个端口。一位的端口都没了。

2025-03-11 08:55:27
推荐回答(1个)
回答1:

I是out类型的,无法给q赋值啊,你写错了吧,应该是q<=lab,或者你把l改为 inout类型或buffer类型;
最后那个END 改为END behav;
你再试试,我用quartus II9.1生成的模块是3个输入端口,两个输出端口。