FPGA的设计中，时钟系统的设计极其重要，通常时钟信号会使用BUFG网络减少传输延迟，提高系统性能并增强系统的稳定性。
在实际使用中，经常会遇到需要将某个BUFG上的时钟信号通过FPGA的普通IO输出。如果直接从BUFG上连接到OBUF上，在编译器map的过程中就会出现错误，并提示规避错误的方法，就是在约束文件中加上一条约束，让编译器忽略时序约束的要求，直接通过普通逻辑资源连接。虽然这个约束能规避这个错误，但中间的时序将无法评估，因此可能会导致错误的发生。
Xilinx Spartan6对于这种应用给出的解决方案是通过ODDR2来连接，每个IO都有ODDR2资源,这些资源可以连接到BUFG网络上。
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