Verilog编译出错

2024-12-04 10:55:11
推荐回答(2个)
回答1:

在你的settings里把Top-level desig entity的名字改成adder4,就行了
你现在叫的设计顶层名为lesson,而你实际的设计顶层名是adder4,所以它就报错了

回答2:

文件名和模块的名字不一样