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1.5分频时钟产生电路如何在FPGA实现，用verilog描述，不用dll或ip

如何在GW48—pk2实验箱上实现？

2025-02-23 05:04:06

推荐回答（3个）

回答1：

module div15(clkin, clkout, rstn)
input clkin;
input rstn;
output clkout;

//自己补充
reg ...
wire ...

always @(posedge clkin or negedge rstn)
begin
if(!rstn)
clk_d2 <= 1'b0;

else

clk_d2 <= ~clk_d2;

end

assign clk_neg = ~clkin;
assign clkout = clk_neg ^ clk_d2;

endmodule

回答2：

交替2分频和3分频即可

回答3：

可以查一下关于小数分频的原理