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求VHDL程序，要求只有一个时钟输入，A、B、C三个输出端（quartus原理图设计也行）
求VHDL程序，要求只有一个时钟输入，A、B、C三个输出端（quartus原理图设计也行）
2025-02-24 16:00:19
推荐回答（1个）
回答1：
你这要实现什么功能啊，连个功能都没有，怎么写
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