用D触发器怎样设计四分频?

首先要将D触发器接成T'触发器，信号接clk，这D触发器就成二分频电路。接下来只需用重复上述动作再接一级就是四分频电路。

四分频需要通过有分频作用的电路结构，在时钟每触发4个周期时，电路输出1个周期信号。比如用一个脉冲时钟触发一个计数器，计数器每计4个数就清零一次并输出1个脉冲。那么这个电路就实现了四分频功能。

Verilog hdl用d触发器实现4分频的程序：

module dff_4(clk,rst,clk_out);

input clk,rst;

output clk_out;

wire clk,rst;

reg clk_out;

reg q1,q2;

always @(posedge clk or negedge rst)

if(!rst)

begin

q1 <= 1'b0;

end

else

begin

q1 <= ~q1;

end

always @(posedge q1 or negedge rst)

if(!rst)

begin

q2 <= 1'b0;

clk_out <= 1'b0;

end

else

begin

q2 <= ~q2;

clk_out <= q2;

end

扩展资料：

D触发器的工作原理：

1）CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。

2）当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。

3）触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径。

该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用，故该反馈线称为置1维持线，置0阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用，称作置0维持线。

Q4输出至G3输入的反馈线起到阻止触发器置1的作用，称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。

参考资料来源：百度百科-  D触发器

　　将D触发器接成T'触发器，信号接clk，这就成二分频电路了。再接一级就是四分频电路。
　　分频就是用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信号。
　　四分频就是通过有分频作用的电路结构，在时钟每触发4个周期时，电路输出1个周期信号。
　　比如用一个脉冲时钟触发一个计数器，计数器每计4个数就清零一次并输出1个脉冲。那么这个电路就实现了四分频功能。