呵呵，首先，verilog里面没有所谓的指令，那是汇编程序里面的东西。在always中，如果你写的程序只是用来仿真，允许有延时语句，直接回“#5”，就是延迟5个时间单位。但如果你写的东西是要用来进行综合的，那就只能用计算器来延时了。当计算器计到某个值时，作为其它动作的条件。
一个任务就像一个过程,所以像initial或always这样的过程块语句关键字行就不用写了,直接begin ...end将代码段完成即可;这你已经试出来了啊。
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