在QUARTUS II9.0如何中使用用Verilog语言生成的元件?

2024-11-30 04:45:15
推荐回答(2个)
回答1:

为什么不把程序写出来更容易解决?
found
4
output
pins
without
output
pin
load
capacitance
assignment
这个问题对程序没有影响,你可以把这个警告隐藏起来,下次遇到同样的不就看不到了?
warning:
found
pins
functioning
as
undefined
clocks
and/or
memory
enables
info:
assuming
node
"clk"
is
an
undefined
clock
这里说的是你的程序没有定义时钟,那你写的程序应该是组合逻辑电路。
其他的也没有大影响

回答2:

你画原理图的时候选择添加原件就可以看到自己生成的模块,然后直接添加就行