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Verilog 重复调用已例化模块问题
Verilog 重复调用已例化模块问题
2025-02-25 23:58:20
推荐回答（1个）
回答1：
从问题的描述，我看到了浓浓的C语言的味道。
REG reg_1(dout1 , aout1 );
REG reg_2(dout2 ,aout2 );
dout = I ? dout1 : dout2
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