哪位同志帮我仿真 大哥们 谢谢了 我看不懂这个vhdl程序

帮你翻译一下,顺便改了代码中明显的错误

LIBRARY IEEE;--这个就不用说了，每段代码里几乎都有
USE IEEE.STD_LOGIC_1164.ALL;--引入IEEE.库里的STD_LOGIC_1164文件包，ALL表示可以使用STD_LOGIC_1164文件包里的所有文件。
ENTITY m IS--定义实体，实体名字叫做 m
PORT(clr,clk,load:IN STD_LOGIC;--定义输入输出端口
din:IN STD_LOGIC_VECTOR(3 downto 0);
dout:OUT STD_LOGIC
)
END m;--结束实体的定义
ARCHITECTURE bhv OF m IS--开始定义结构体，结构体叫做bhv
SIGNAL rfsr:STD_LOGIC_VECTOR(3 downto 0);
SIGNAL tmp:STD_LOGIC;--这里定义了两个信号 rfsr（4位），tmp（1位）
BEGIN
ROCESS(clr,clk,load,din)--定义进程
BEGIN
IF(clr='1') THEN
rfsr <=(OTHERS=>'0');--初始化rfsr,如果clr=1，就把 rfsr 的4位都赋值为0，即 rfsr=0000
ELSIF(clk'EVENT AND clk='1')--在clk上升沿有效 THEN IF(load='1')THEN
rfsr<= din;--如果 load=1，把输入din 赋给 rfsr
ELSE
dout<= rfsr(0);--如果load！=1，把rfsr的第0位赋给输出端口dout
rfsr(3)<=rfsr(0)XOR rfsr(1);--XOR 表示异或运算
rfsr(2 downto 0)<=rfsr(3 downto 1); --把rfsr的第3到第1位依次赋给第2到第0位
END IF;
END IF;
END PROCESS--结束进程
END bhv;--结束结构体定义