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FPGA用verilog， 同一个 output 类型的 引脚如何 在顶层例化为同时被 5个子模块引用
FPGA用verilog， 同一个 output 类型的 引脚如何 在顶层例化为同时被 5个子模块引用
2025-04-27 14:30:03
推荐回答（1个）
回答1：
作为wire类型的output, a和b是不能直接被多个子模块直接调用的。不过可以用mux将子模块的输出做选择后再连接到a，b
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